verilog 시계[디지털 논리 회로]
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작성일 23-01-30 14:03
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end
c1k_c = 0;
verilog 시계,디지털 논리 회로,논리회로
always @ (posedge c1k or posedge reset)
1. 기본 시계 제작 (0.1초~1분단위, 스탑워치)
begin
begin
(c1k,reset,comma_a,sec_b,sec_a,min_b,min_a,hour_b,hour_a,night_a,c1k_b,c1k_c);
timescale 100ns/1ns
c1k_b = -1;
min_a = 0;
c1k_b <= 0;
순서
verilog 시계[디지털 논리 회로]
output c1k_c;
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모듈 및 시뮬레이션
begin
if (c1k_b == 18d99999)
begin
output [2:0] hour_a;
다.
-시뮬레이션 하는데 시간이 걸려 분단위 이상은 구현이 힘들어 별도의 module을 사용하여 구현하였습니다.
end
output [5:0] comma_a, sec_b, min_b, hour_b;
end
else
night_a = 4hA;
sec_a = 0;
min_b = 0;
initial
reg [5:0] comma_a, sec_b, min_b, hour_b;
input c1k,reset;
c1k_b <= c1k_b + 1;
module timer_go
reg c1k_c;
comma_a=0;
reg [4:0] sec_a, min_a;
c1k_c <= 1;
reg [3:0] night_a;
reg [2:0] hour_a;
hour_b = 0;
output [17:0] c1k_b;
레포트 > 공학,기술계열
sec_b = 0;
output [3:0] night_a;
c1k_c = 0;
hour_a = 0;
end
reg [17:0] c1k_b;
설명
2. hour 단위 구현을 위한 testbench & module
output [4:0] sec_a, min_a;
모듈 및 시뮬레이션 1. 기본 시계 제작 (0.1초~1분단위, 스탑워치) 2. hour 단위 구현을 위한 testbench & module -시뮬레이션 하는데 시간이 걸려 분단위 이상은 구현이 힘들어 별도의 module을 사용하여 구현하였습니다.
